2014年5月20日，anysilicon
这是一个客户后，通过纳曼古普塔在一家领先的半导体公司，在印度静态时序分析（STA）工程师。
按照摩尔定律，晶体管的集成电路上的数量每两年翻一番之后。尽管这样的高封装密度允许在同一芯片上，以被结合更多的功能，则，但是，成为越来越笨重任务为全球代工厂制造无缺陷的硅。这种困境已经捧得设计的可测试性（DFT）在设计周期的重要意义，在过去的二十年。航运缺陷的部件到客户不仅可以导致对设计公司商誉损失，反而更差，可能被证明了是灾难性的最终用户，特别是如果该芯片是为汽车和医疗应用。
扫描链测试是在硅检测各种制造缺陷的方法。虽然硅可能存在多种类型的制造故障，在这篇文章中，我们将讨论检测故障喜欢 - 短路和开路的方法。
图1示出了扫描触发器的结构。多路复用器设置在触发器与作为所述功能输入d多路复用器的一个输入端的输入端添加，而其它被扫描输入（SI）。d和SI之间的选择是由扫描使能（SE）信号控制。
图1：扫描触发器
使用这种基本扫描触发器作为构建块，所有的触发器连接成链，其有效地用作移位寄存器的形式。所述扫描链的所述第一触发器被连接到扫描输入端口和最后触发器被连接到扫描输出端口。图2示出了其中的时钟信号是在以蓝色红色，扫描链和在黑色的功能路径描绘的一个这样的扫描链。扫描测试是为了检测在所述组合逻辑块中的任何故障的制造完成。为了做到这一点，ATPG工具试图通过施加输入矢量的组合逻辑块内，以激发每个节点在所述扫描链的触发器。
图2：一个典型的扫描链
扫描连锁经营包括三个阶段：扫描输入，扫描捕获和扫描输出。扫描中涉及移位和加载所有与输入矢量触发器。在扫描输入时，数据从一个触发器的输出到下一个触发器没有什么不同的移位寄存器的扫描输入流。一旦序列被加载，一个时钟脉冲（也称为捕获脉冲）被允许以激发组合逻辑块和输出在所述第二触发器被捕获。然后将数据移出，签名与预期签名进行比较。现代ATPG工具可以使用所捕获的序列作为下一移位在循环的下一个输入矢量。此外，在任何不匹配的情况下，它们可以指向的节点，其中可以找到可能的任何制造故障。图3显示了扫描转换和扫描捕获期间发生的事件的序列。
图3：为波形扫描移和捕获
移频：权衡测试成本和功耗之间
必须注意的是，移入和移出循环的数量等于数量触发器是扫描链的一部分。对于扫描链，比方说，100触发器，一个将需要100移入周期，1个捕获周期和100移出循环。因此，总的测试时间是主要依赖于偏移频率，因为只有捕获周期。测试仪时间是确定的半导体芯片和测试的芯片的成本的成本可能高达芯片的总成本的50％的显著参数。但从定时点，更高的偏移频率应该不是一个问题，因为换档路径基本上包括从前面的触发器的输出到后续触发器的扫描输入，因此设置时序检查将总是被放宽直接连接的。尽管更高的频移将意味着较低测试器的时间和因此较低的成本，移位频率通常是低的（的兆赫10s的顺序）。其原因在慢频率位于动态功耗移位。
必须指出，在变速模式中，有在切换其为扫描链的一部分的所有触发器的输出，并且还组合逻辑块内，虽然它没有被捕获。这导致拨动这或许会超过该功能模式。更高的移频可能会导致两种情况：
因此，存在一个权衡。期望的是运行在必须由芯片内允许的最大功率耗散来规定一个较低的频率的扫描移位。同时，换档频率不宜过低，否则将有可能增加测试时间，因此芯片的成本！
要阅读从纳曼，访问更多的博客HTTP：// VLSI的SoC。
