塞尔维亚
HDL设计公司采用最前沿的数字，模拟和后端设计和验证服务和产品的SoC和复杂FPGA设计的众多领域。该公司还开发IP内核，开发并使用Cadence的工具和流程，以及组件（VITAL）模型主要的SoC产品开发验证。公司成立于2001年，现有120名雇用的工程师在塞尔维亚和希腊三个设计中心工作，HDL设计公司的使命是提供高品质的产品和服务，与灵活的授权模式，竞争力的价格和负责技术支持。在2006年2013年12月认证，并已经从直接评估服务（DAS）取得认证：公司获得ISO 9001：2008和ISO 27001。
IP与系统芯片/系统验证：
产品定义：
系统和SoC架构：
SoC的顶级集成和验证：
以每泳道支持1之间向上的速度为4 Gbps运行 - 32个泳道利用数据加扰，以减少EMI签名针对低功耗，高速数字视频数据跨任务执行数据对齐和同步包括链路监控功能支持多种视频分辨率（HD，全高清，电影全高清，一个4K x 2K）的允许对3D视频的传输特性的18,24，30的颜色深度，每＆60，120，240及像素支持视频刷新率36位480赫兹。
所述JESD204B RX物理编码子层IP核心（HIP610）使数据的接收经由从解串器接口通道的配置数量，同时保证数据对准和帧同步。所述HIP610 IP核进行8B / 10B解码，帧恢复，道对准，解扰和数据解映射功能。此外，它含有一组测试功能，需要验证在串行接口上的数据完整性。所述HIP610 IP核心支持DAC端口，每个端口一个具有至多的宽度为32位的配置数量。该HIP610 IP核提供了修改基于应用需求的设计行为的可能性。这是通过使用设计参数通过配置界面通过编程配置寄存器来实现，以及。
所述JESD204B TX物理编码子层IP核心（HIP600）使经由来自串行接口的可配置数量的通道数据的传输。所述HIP600 IP核心执行数据映射，加扰，对准字符插入和8B / 10B编码的功能。此外，它含有一组测试功能，需要验证在串行接口上的数据完整性。该HIP600 IP核提供了修改基于应用需求的设计行为的可能性。这是通过使用设计参数通过配置界面通过编程配置寄存器来实现，以及。
物理编码子层（PCS）IP核心允许通过8泳道SerDes接口传输和接收数据。它能够在8个泳道多路复用数据的一个同步数字流，同时保证数据对齐和超帧同步。的PCS负责空闲序列发生器，泳道条带化和编码用于传输和解码，泳道aligment和划分条上接收。PCS使用用于传输在链路的8B / 10B编码。
CSI-2（相机串行接口）变送器IP核心是高度可配置，可综合数字IP核心，其从照相机传感器接收的像素，进行在长分组的形式包装和短报文，并通过PPI接口将其发送到主处理器。专为便携式电子设备，如媒体播放器，移动电话和个人助理设备使用过程中，CSI-2发射器IP核是完全符合MIPI联盟的CSI标准，以及对AMBA的AHB规范。
发射机是实现HDMI输入的视频和音频数据，和接口用于直接传输串行的格式化到HDMI电缆。这个IP核支持HDCP认证和同步，经由E-EDID的DDC，热插拔检测的RX能力标识，以及一个简化的实施CEC协议的。的IP是由一个HDMI 1.4芯和在65纳米，40nmLP和28nmLP技术它的物理层设备（PHY）的。
