高效的验证和模拟和混合信号IP和SoC的虚拟样机使用行为模型

2014年11月12日，anysilicon

介绍使用行为模型和混合信号仿真来验证适当的实例化,连接和控制的模拟和混合信号(AMS)的知识产权(IP),并以原型AMS集成电路(IC)或芯片系统(SOC)使用行为模型的IP模块设计。第一个模型用例的目标是减少人为错误导致IC功能故障的可能性。第二个用例的目标是开发一个可执行的规范，IP块的详细设计可能基于该规范。

1.作品简介:

随着soc和ICs的规模和复杂性的增加，发现和消除人为错误的关键任务变得越来越困难——甚至对于仅使用数字的芯片也是如此。增加模拟电路会放大这个问题。就其本质而言，模拟的设计和验证要比数字的复杂得多。当模拟模块的设计被外包时，这种经历可能会让那些胆小的人感到沮丧和痛苦，以至于他们无法在未来完全避免购买模拟IP。

1.1模拟和混合信号IP

一些声称的是，术语“模拟IP”是一个矛盾 - 在其无需分析被插入一个形式提供模拟电路，和调整是根本不可能的比琐碎模拟功能的其它。[1]

上面提到的文章的位置是，使用IP应该像附加一个新的打印机到你的电脑一样容易。如果交付的包需要对其最终应用程序进行进一步定制，无论是由供应商还是客户，那么它根本就不是正确的IP。供应商正在提供设计服务。

1.2模拟/M-S IP复用的难点

由于是数字系统的设计流程用于模拟系统中的设计流程不干净。模拟的设计流程不能自动化;实际电路不能自动合成的或优化的，这主要是由于这样的事实，模拟电路设计必须解决比数字设计有更多的参数。此外，在一般的模拟设计不从一种技术节点到另一个便携。技术的变化至少包括设备调整大小，往往需要结构的变化。此外，一旦模拟IP准备交付，它的成功实例化到目标电路容易出现人为错误。每个偏置和参考线，需要正确的电连接。数字控制，时钟和数据必须连接和定时接口到模拟IP必须正确。[2]

1.3典型的尝试解决方案

在一个典型的方法中，模拟IP提供者使用SPICE或等效的电路模拟器详尽模拟IP，并提供了安装规格和要求的文档。然后由给买方，以确保正确实例化。当IP买家的最好的努力失败（或者他们决定减少其失败的风险）的IP供应商变成了设计服务提供商打在设计IP到SOC更大的作用。更好的办法是为IP提供与文件一起提供一个行为模式，使购房者可以通过看他们的验证环境的IP操作安慰自己。问题有关的行为模型的质量产生。在许多情况下，简单，执行速度，并迅速得到了验证平台和运行的缘故，该模型不准确结合每个端口的功能在IP细胞。在最坏的情况下，过于简单的模型可以伪装其实例或控制失误。

1.4行为模型的有效使用

不准确的模型比完全没有模型差。虚报故障可延缓最终出带或引起靶SOC不必要的重新设计。更糟糕的是，虚假的乐观情绪可能允许设计缺陷，以逃避到硅，可能浪费了数百万美元，并重新设计了几个月。这是很难反驳模型的准确性，但对于仿真时间？一个完全精确的PLL模型可能需要验证某些功能性，但需要米尔 - 秒启动，获取和锁定。有这么长的运行时间运行数百回归模拟的显然是不能接受的。本文提出的解决方案是使用多个模型视图，对执行验证计划的每个测试用例针对性不超过足够的精度。

1.5下文概述

本文的其余部分将讨论以下议题。第2节描述使用多个模型样式或视图，和从样式集合选择，以使速度相对于用于高效模拟所需精度的概念。第3只讨论了使用行为模型的原型的SOC，描述了一个自顶向下的设计方法，使用行为模型作为可执行的规范，当设计或采购模拟IP和使用行为模式，使现有的模拟IP的重用。部4所涉及的混合信号SOC的高效的验证，从开发验证计划（V-计划），创建测试用例，以选择对每个测试用例模型视图。的部分V-计划是针对一种假设SOC开发和模型视图选择了几个测试案例做出。第约两方式管理各种模型视图以及如何一个鉴于对另一个选择是在模拟运行时间作出的，无论是手动还是作为回归脚本的一部分5次会谈。结论总结在第6。

2.多个，有针对性的模型视图

从根本上说，模型精度和模型执行速度之间存在权衡。下一段将讨论各种模型级别及其适当的使用。

2.1完全电

它们的细节级别最高，但执行速度最慢。完全电子模型视图可以用Verilog-A、Verilog-AMS或VHDL-AMS编写，它与设备级网络列表(晶体管)兼容。Verilog-A模型可以在类似香料的仿真环境中执行，如Spectre、H-Spice和Eldo。所有Verilog-A I/O和内部节点在本质上必须是电子的，即使是数字功能的。Verilog-AMS和VHDL-AMS只能在AMS模拟器中运行，如Cadence的AMS Designer和Mentor的Advance AMS。全电模型是最详细的，并在所有电I/O和内部节点上显示电荷守恒。(AMS语言包括数字I/O和内部节点的可能性，这被描述为行为)。电路是用电压和电流来描述的。一般不适合SOC验证，全电模型在自顶向下设计流程和模拟子系统的验证是有价值的。

2.2行为电

相比全电动车型，这些车型细节较少，但执行速度更快。这些模型用Verilog-AMS或VHDL-AMS编写，用代数和微分方程而不是电压和电流来描述模拟行为。它们的电I/O表现出电荷守恒，但内部函数行为在任何可能的情况下都用实变量来描述。行为可能是准确的，因为需要倾斜的建模风格，以完全电的行为。该级别的模型最适合于对整个模拟IP块集合的接口、定时和控制进行详细的SOC验证。

2.3信号流，有或无机电行为

这比前两个款式较少的细节和执行速度要快得多。该模型的样式可以写在普通的数字VHDL或Verilog语言-AMS。通过模型的信号路径避免了使用模拟电路的解算器。它结合了事件驱动和自定时的分析并执行该信号的简单的数学处理。的Verilog-AMS和VHDL-AMS模型可以同时使用电的方法来监视偏置电流和基准电压使用这种方法。平原VHDL（无电行为）可以使用的信号流的方法，而不需要AMS语言的扩展。纯数字的Verilog没有实线或端口的概念，但的Verilog-AMS包括端口和类型wreal的线（用于线真实）。有这种风格的造型没有反馈路径，并没有模拟求解器选择采样点。与他们的反馈网络以及运算放大器被增益模块所取代。内置的采样计划必须被写入作为服从奈奎斯特准则模型。 As one might expect, this style of model executes blazingly fast and is the top choice for verifying the full SOC signal path including the analog section. Modeling the signal path using reals (or wreals) and using electrical modeling techniques for the bias and reference network, results in a nice combination of verification coverage and high execution speed.

2.4平原相当于数码

写在普通的数字Verilog的，这些都是全世界最快的Verilog模型的。Since Verilog doesn’t allow real nets or ports, a rather tedious but rewarding workaround uses out-of-module references (OOMRs) to pass signals from one digitally-modeled analog block to the next all the way from the input source to the A/D converter. It must be assumed that connectivity and bias integrity are verified in other testcases using more accurate models. This model type is suitable for simulating an extensive digital section of the SOC along with the analog front end.

用于RF 2.5基带等效模型

验证一个SOC实例化的RF IP块不应该需要验证RF IP本身。这最好留给专门的RF模拟器。在PLL的例子中，很少的测试案例可能需要RF IP块的精确宽带模型。对于大量的全芯片验证，使用基带等效模型通常是可接受的。在锁相环模型、信号源模型、LNA模型、滤波器模型和混频器模型中，正/负路径被I/Q路径所替代。一个频率变量由OOMR从行为锁相环模型传递到其他射频块。该模型被写入以验证正确的锁相环频率和正确的偏置和控制，但执行速度远远快于宽带模型，将需要在大于两倍的载频运行。

3.使用AMS模型进行原型化

肯昆德特指出，“关键要提高模拟设计生产率和效率就在于设计单位能够单独开发和部署‘系统的设计方法’，而不是工具自动化的能力。”[3]本节描述使用的行为模型，然后充当用于模拟IP可执行规格被开发原型方法。

3.1混合信号的方法

图1示出了使用知识产权的行为模型结合了原型阶段自上而下混合信号设计方法的流程图尚待设计的。原型设计阶段开始于标有“A”的点和端部在点“B”。在“A”中，架构级模型已经利用Matlab，C语言或其他一些高级建模语言和仿真工具创建，并且通过手动检查和进行比较来要求接受。它是那么的手动任务翻译的高级模型转换成数字和模拟行为模型，并将其整合到一个顶层模块和测试平台。该试验台必须模拟其行为手动相比，架构级模型。

至于在原型阶段使用的模型样式的选择，可以从2.4中描述的全数字等效开始。将其行为与架构级仿真进行比较，然后将模型演化为2.3中描述的信号流类型。一旦被接受(在点“B”)，模型原型进一步发展成为可执行的设计规范。

图1:自顶向下混合信号设计流程

与手工比较原型和架构层模拟不同，从“B”点开始，“真实”的设计可以被原型行为模型全部或部分替代和模拟。从“B”点开始，对于构成IC数字部分的模块，有一个众所周知的和成熟的设计和验证流程。

自顶向下的模拟模块的设计流程，在原型阶段使用的每个行为模型与刺激驾驶员和创建的，以产生所需的所有模拟行为的刺激波形沿实例化到它自己的测试平台。用Verilog-A如在部分2.2 2.1节或行为的电气模型描述完全电气模型被提供给模拟设计团队。详细的模拟设计可能会继续和AMS模拟等平台上运行Cadence的模拟设计环境（ADE）或Mentor Graphics的高级AMS运行。

这个软件包同时用于规范和模型验证。最初的模型版本可能只包括信号I / O和控制。晶体管级设计将需要电源，参考电压和偏置电流。由于这些被添加到的原理图和符号，模型和所述刺激驾驶员被修改为包括实际引脚输出。该模型的行为细化到匹配电路的行为。作为模拟块设计完成后，和最后的改进方案对模型所做，顶层测试平台也被修改以适应最终的模拟块。最终的全芯片的行为必须再次进行验证相对于公认的建筑级行为。

成功的功能验证是前出带的最后步骤而在第4进行了讨论。

3.2 IP购买和重用

两个重要的用例是IP的购买和重用。行为模型原型一旦在点“B”被接受，并与上面描述的测试平台和刺激集打包在一起，当从供应商购买数字或模拟IP时，可能会成为需求文档的一部分。相反，当使用此流程的前一个项目有IP时，可以在原型化阶段使用其行为模型。

4.验证与AMS型号：

有效验证的起点是规格文件，从规格文件中开发验证计划文件(V-Plan)。V-Plan包括一个测试用例列表，当成功执行时，它会验证所有设备规范的设计是否正确。每个测试用例对模拟IP的部分模型都有一定程度的模型精度。

4.1具体例

图2是一个射频混合信号SOC的图示

模拟到数字的，数字 - 模拟和RF下转换路径
其他模拟功能模块
数字模块来校准和控制模拟功能块
其它数字功能模块

图2:混合信号SOC图

一些测试用例类别的代表性V-计划的显示在表1中。

表1:部分v计划类别

以锁相环模型为例，校准或控制类别中的一个或几个测试案例可能需要一个行为电子视图，该视图展示了详细而准确(但执行缓慢)的模拟行为，如频率采集和锁相。信号变体类别中的一些测试案例可能需要较少的细节，可能是一个模型，它展示了频率之间理想化的过渡。信号流模型将是一个适当的选择。也许99%的SOC测试案例根本不关注PLL。对于大多数信号变体和所有数字功能测试用例，简单的数字等效是最快的选择，是完全足够的。

底线要求是尽可能有效地完成验证计划。如果高度精确的模型在所有的测试用例中，回归模拟将需要不可接受的长时间。没有足够的精度将导致覆盖漏洞和错误硅的风险。从各种模型视图选择可以覆盖在合理的时间量的整个V-计划以拼凑方式。

5.管理模型视图

已经介绍了需要几种模型视图类型的情况，但是如何选择视图类型并将其编译到模拟数据库中呢?两种方法存在。

5.管理模型视图

已经介绍了需要几种模型视图类型的情况，但是如何选择视图类型并将其编译到模拟数据库中呢?两种方法存在。

“如果定义了Beh_Elec
Beh_Elec模型代码
`ELSEIF Sig_Flow
// ... Sig_Flow型号代码
其他的
//…Dig_Eq模型代码
“endif

6.总结和结论：

本文提出了要求和使用多个模型视图或样式模拟行为模型，以及如何利用模型的每个款式的优势，提高SoC原型验证和核实的质量和效率的情况。以建立一个自上而下的设计方法，其次是一个精心策划的自下而上的验证方法可以提高首次流片成功的机会和更快的产品上市时间的时间。

引用:

“模拟IP业务不太可能很快，DAC小组成员说”，理查德·戈林，EE Times，http://www.eetimes.com/story/OEG20020612S0054

[2]参考文献：“一种类似核查和IP开发环境”，斯蒂芬韦伯，Cadence的VCAD，d＆R工业制品

[3]“当可以将模拟设计流程赶上数字方法？（小组会议），” DAC，pp.419，第38届会议上设计自动化（DAC'01），2001年